📝 主旨内容

（一）一些摘抄

ROM的简单实现

异步FIFO

1. 格雷码是二进制码右移1位再与原码相异或的结果，二进制转格雷码的Verilog代码实现为：graycode = (bincode>>1) ^ bincode; FIFO设计中的读写地址都是连续变化的，因此格雷码适用于FIFO的地址处理。

1. FIFO深度选择 (1)写比读快：已知连续写数据的长度（Burst Length），那么只需要考虑这段时间内最多会写进多少个数，以及会读走多少个数，二者之差就是FIFO的深度。 (2)读比写快或差不多：FIFO的深度为1就可以了。

2. 模块设计（待读） 顶层模块async_fifo、双端口RAM模块dualram、同步模块1sync_r2w、同步模块2sync_w2r、空判断模块rptr_empty、满判断模块wptr_full

（二）STA

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🤗 总结归纳

📎 参考文章

• 芯片基识 | 掰开揉碎讲 FIFO（同步FIFO和异步FIFO）-CSDN博客